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查看: 5261|回复: 8

[求助] FPGA DDR3读出数据错误

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发表于 2019-3-2 16:59:59 | 显示全部楼层 |阅读模式
50资产
SOC中,将存入DDR3数据读出来,仿真正确;上FPGA后,通过软件将DDR3数据读出来错误,有好多是0,只有部分数据被读出来;
FPGA 中DDR3 controller  soft 303MHZ,不知是何原因?请路过的大神指导一下

发表于 2019-3-4 16:46:05 | 显示全部楼层
最好把图贴出来,还有读写操作过程,参数什么的,大家看到了,好分析
 楼主| 发表于 2019-3-5 09:36:22 | 显示全部楼层
回复 2# 菜鸟要飞

写

读

   图1为写时序,图2为读时序,仿真均正确;上FPGA后读出来的数据好多都是0,只有很少一部分数据被读到,不知是何原因?如何查找,DDR3时钟303MHZ,是不是板子速率达不到?
发表于 2019-3-5 09:40:18 | 显示全部楼层
回复 3# 傲拓天疆


    读到的数据跟地址对应不对应?是不是就没写进去,所以读的跟想的不一致
发表于 2019-3-5 13:35:34 | 显示全部楼层
你看到0是指DQS,那當然會是0與1的變化。依第一張圖看,資料早2個clk丟出,所以在第2張圖,前2個資料不見(D98 & 637)
 楼主| 发表于 2019-3-5 15:43:36 | 显示全部楼层
回复 5# t28user

第一张图是写时序,前两个数据时DM信号有效,所以前两个数据是不会写进去的,第二张图是读时序,写入与读出数据一致,仿真没得问题,上FPGA后,软件读取的数据有问题,我就想问下一般FPGA上DDR会出哪些问题?速率达不到还是什么原因?mem_ck =303MHZ
 楼主| 发表于 2019-3-5 15:47:16 | 显示全部楼层
回复 4# 菜鸟要飞
读写一致,上面是仿真波形,完全正确,就是上FPGA后,软件读出来不对,只有几个数据对,其余好多都是0,所以我想问FPAG上DDR一般会出现啥问题?mem_ck=303MHZ,是不是时钟速率达不到?
发表于 2019-3-13 23:22:55 | 显示全部楼层
你的写的dqs不是应该早于dq 就要toggle的吗,有个preamble 时间
发表于 2019-3-19 17:17:07 | 显示全部楼层
也许是仿真的DRAM模型和FPGA上使用的DRAM timing 参数不一致吧,把软件读出的结果贴出来更方便debug
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