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[求助] 请问xilinx的clocking wizard核产生的时钟频率必须有范围吗?

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发表于 2019-1-19 08:36:36 | 显示全部楼层 |阅读模式
悬赏10资产已解决
本帖最后由 hit_light 于 2019-1-19 08:38 编辑

各位大神,小弟初接触Xilinx的FPGA,想使用clocking wizard 核生成100k的时钟,结果显示只能生成6.25M以上的,所以想问一下,是我使用的问题吗?还是IP核本身的问题?

另外,输入时钟50M,更改过一些设置,最低还是不能到100k。之前使用Altera时,使用PLL没注意过还有这些问题。

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有限制,有时候输入时钟太小都不行,按照提示,就是那款片子的时钟范围
发表于 2019-1-19 08:36:37 | 显示全部楼层
有限制,有时候输入时钟太小都不行,按照提示,就是那款片子的时钟范围
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发表于 2019-1-19 09:48:41 | 显示全部楼层
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 楼主| 发表于 2019-1-19 11:39:01 | 显示全部楼层
自己顶一下,希望有大佬可以解答一下
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