如何在spectre里用verilog-A编写脉冲产生模块仿真锁相环（PLL）的相位噪声

wings233

电路小白又来提问啦~在做PLL仿真时，需要仿真PLL整体的相位噪声，看到如下图片的文字，想问下verilog-A在实现脉冲产生模块和verilog的语法有区别吗？哎呀，具体应该怎么操作呀？

wings233

照葫芦画瓢写了一个，感觉并不对啊啊啊

远上寒杉

你這語法都不對吧？

可以參考ahdlLib的寫法。

cityblues

那個Lib好像都很老了.....不知樓主有沒有更新一點的Lib 可以參考??

wings233

不知道怎么写啊啊啊，头疼

pkzgy

我最近也遇到了这个问题，要用veriloga 编成一个FMO编码的脉冲输入，始终没有思路，准备用verilog编写，然后做数模混合仿真了，虽然会麻烦点，但是目前没有别的方法了

Thomas_Bai

群主拉一个VerilogA的学习群交流学习

quantus

写了个20分频的例子给你，输出时正负电压输出，已经仿真验证过了， 如果需要0 1输出自己改动一下代码
`include "constants.vams"
`include "disciplines.vams"

module pll_clk(clk_in, clk_out);
  parameter real period = 20;
  parameter clk_vth = 0.75;
  parameter div_factor = 50;
  input clk_in;
  output clk_out;
  electrical clk_in, clk_out;
  real clk_amplitude;
  integer cnt;
  
  analog begin
    @(initial_step or initial_step("dc", "tran")) begin
      clk_amplitude = 1;
      cnt = 0;
    end
    @( cross (V (clk_in ) - clk_vth, 1, 10p) ) begin
     cnt = cnt + 1;
     if( cnt > period ) begin
       clk_amplitude = clk_amplitude*-1;
       cnt = 0;
     end
   end
   V(clk_out) <+ transition( clk_amplitude, 10p, 10p, 10p);  
  end
endmodule

tang66521

问下楼主，文字出自哪个文档

tang66521

这个比较简单