请教两个时钟频率差太多，DC怎么设置成同步时钟？

atlandis · 发表于 2018-12-21 22:21:19

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请教两个时钟频率差太多，DC怎么设置成同步时钟？
Warning: Paths from startpoints clocked by clock 'clk_50MHZ' to endpoints clocked by clock 'clk_500HZ' may be unconstrained because the ratio of clock periods exceeds the expansion limit (1000). (TIM-276)
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刘兴国 · 发表于 2025-4-11 10:48:01

请问要怎么解决？

Cribug2022 · 发表于 2025-4-11 10:50:30

请问要怎么解决？

doctor_ic · 发表于 2025-4-16 18:56:58

500Hz的时钟。。。确定不是500M？

你吃不吃火锅 · 发表于 2025-7-1 14:22:53

请问这个问题有解决吗？

zhangsh39 · 发表于 2025-7-2 17:21:50

500Hz这么低频的吗？能否把500Hz的时钟路径，按照5MHz去约束呢？这样既能够实现同步检查，timing 也能够clean

Cribug2022 · 发表于 2025-7-2 17:25:32

本帖最后由 Cribug2022 于 2025-7-2 17:28 编辑

谢谢楼主

Challensys · 发表于 2025-7-3 10:05:53

zhangsh39 发表于 2025-7-2 17:21
500Hz这么低频的吗？能否把500Hz的时钟路径，按照5MHz去约束呢？这样既能够实现同步检查，timing 也能够cle ...

这个是正解

可是我无敌呀 · 发表于 2025-8-9 15:40:50

不用设，默认就是同步时钟。
然后这个warning是在展开common period的时候，最小公倍数超过了1000 T，只是告诉你需要接受在edge chosen角度的微小误差。

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