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[原创] 请教两个时钟频率差太多,DC怎么设置成同步时钟?

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发表于 2018-12-21 22:21:19 | 显示全部楼层 |阅读模式

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请教两个时钟频率差太多,DC怎么设置成同步时钟?
Warning: Paths from startpoints clocked by clock 'clk_50MHZ' to endpoints clocked by clock 'clk_500HZ' may be unconstrained because the ratio of clock periods exceeds the expansion limit (1000). (TIM-276)
--
发表于 2025-4-11 10:48:01 | 显示全部楼层
请问要怎么解决?
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发表于 2025-4-11 10:50:30 | 显示全部楼层

请问要怎么解决?
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发表于 2025-4-16 18:56:58 | 显示全部楼层
500Hz的时钟。。。确定不是500M?
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发表于 2025-7-1 14:22:53 | 显示全部楼层
请问 这个问题有解决吗?
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发表于 2025-7-2 17:21:50 | 显示全部楼层
500Hz这么低频的吗?能否把500Hz的时钟路径,按照5MHz去约束呢?这样既能够实现同步检查,timing 也能够clean
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发表于 2025-7-2 17:25:32 | 显示全部楼层
本帖最后由 Cribug2022 于 2025-7-2 17:28 编辑

谢谢楼主
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发表于 2025-7-3 10:05:53 | 显示全部楼层


   
zhangsh39 发表于 2025-7-2 17:21
500Hz这么低频的吗?能否把500Hz的时钟路径,按照5MHz去约束呢?这样既能够实现同步检查,timing 也能够cle ...


这个是正解
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