不同模式下怎么进行约束

flag易

在写dc约束的时候，如果对应不同模式下，输入之间、输入和输出的关系不同该怎么进行约束？比方mode1时：clk1与clk2频率为倍数关系，且有相位差，pad1为输出端口，ouput1与clk2的边缘有a ns延时；mode2时，clk1与clk2频率为倍数关系，同相，pad1为输入端口，且与clk1、clk2有关，output1与clk1(2)的边缘有b ns延时。
不知道像这种该怎么约束，听说可以不同模式生成多个sdc文件，这个是什么意思？

七点班车

可以同一个点create多个clk

flag易

回复 2# 七点班车


   不太清楚你说的在同一个port约束多个create clk什么意思，这不是约束的{clk}吗，这样约束会被覆盖掉吧？   我想约束的并不是clk端口，而是interface的一个输入输出口{output1}，怎么区别不同mode之间的关系呢？

七点班车

回复 3# flag易
create_clock -add 了解一下

吴静生

不同模式下clk1和clk2控制的模块都工作么？

flag易

回复 5# 吴静生


   是的，一个是系统时钟，一个是接口读取的时钟，两个模式下时钟相位差不一样，其中一种模式接口读取的时钟可以stop，而另一种不行。

Andy126

flag易

关于output怎么设置的我找到之前的一个帖子
http://bbs.eetop.cn/thread-318534-1-1.html
这个是output怎么设置的