关于clock exclusive的问题

xiaocui0725

对于clock gating这种结构，我们往往通过设置create generated clock来唯一指定我们的master clock，因为此时gating 信号不是常量，是一个变量。

对于clock mux结构，如果此时CLK_SELECT为静态信号，那么通过设置TCLK和TCLKDIV5为logical exclusive来进行分析，此时是不是不需要定义一个generated时钟在TCLK_MUX_OUT?但是这样会不会出现一个问题，如何设置CLK_SELECT让EDA工具认为其为静态信号，而不是非静态信号。
同样如果此时CLK_SELECT为非静态信号，那么要不要设置generate时钟？此时设置的意义是不是可以指定时钟不会由CLK_SELECT信号而来，而是CLK或CLKDIV5，此时CLK和CLKDIV5需要设置为-logical_exclusive还是将generate的时钟（此时会generate两个时钟）设置为physical_exclusive比较合适？

gzh9255

回复 1# xiaocui0725


   1， 问题1 的话你直接set_case_analysis  在select 端口
   2， 问题2 ， physical exclusive 最精确，logical 也不会有问题（timing 悲观一点）

xujin2002ji

（1） 像你的与门情况，  一般是不定义 generate clock， 让工具去check clock gate， 因为路径很明确，SCTRL 那条路不是clock，是data属性。
（2）如果前面是 mux， 一般就是会定义generate 2个 clock 在muxout， source 分别是 mux的2个输入，clock 关系是 physical exclusive；  让工具知道走哪条路。

fangwang85

mark mark

mhyyyyyy

cycycy

杀手1983

xujin2002ji 发表于 2018-12-5 09:11
（1） 像你的与门情况，  一般是不定义 generate clock， 让工具去check clock gate， 因为路径 ...

（2）如果前面是 mux， 一般就是会定义generate 2个 clock 在muxout， source 分别是 mux的2个输入，clock 关系是 physical exclusive；  让工具知道走哪条路。

关于这个问题，是在MUX/Z端定义2个clock时钟吧？这2个时钟的source要写成TCLK和TCLKDIV5的时钟定义点，还是写成MUX/A和MUX/B呢？（1）如果写成TCLK和TCLKDIV5的时钟定义点的话，用physical exclusive会不会导致MUX前的时钟路径不进行SI检查，导致timing比较乐观？（2）如果写成MUX/A和MUX/B的话，还用MUX/A和MUX/B处定义时钟吗，或者直接采用-source MUX/A -master TCLK的方式呢？请专家指导，非常感谢！

mldxl.

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