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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog Layout（版图） › Layout讨论区 › LVS问题，如何滤掉电路图中的电流表
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查看: 24009|回复: 46

[求助] LVS问题，如何滤掉电路图中的电流表

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发表于 2018-11-27 17:27:28 | 显示全部楼层 |阅读模式

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电路中串了个电流表，调用的是analoglib库中的iprobe单元，能正常导出网表，但作LVS时认作是两个网络，在LAYOUT中是连接在一起的，能否在不改原理图的情况下，设置一下过滤掉这个电流表，能正常通过LVS，有哪位大神知道吗，谢谢解答！ iprobe.jpg
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发表于 2018-11-28 09:42:20 | 显示全部楼层
LVS的options可以选择
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发表于 2018-12-12 11:12:46 | 显示全部楼层
解决了吗，具体哪个option可以滤掉电路中的电流源电压源啊？
我用LVS FILTER “vdc” SOURCE SHORT没有用啊，毕竟转出来的cdl里面没有vdc这样的东西，和仿真加进去的理想电容电阻电感不同转出来的cdl里面存在可以过滤掉，
我还试了LVS BOX SOURCE "vdc"  & LVS FILTER "vdc" SHORT SOURCE也滤不掉呢，难道只能讲电路中的这些东西拿掉吗
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发表于 2018-12-12 11:14:23 | 显示全部楼层
服了，稍微多打点字就会需要后台审核，然后就杳无音讯了
那就简单点具体哪个option可以滤掉电路中的电流源和电压源呢？
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发表于 2018-12-12 12:14:31 | 显示全部楼层
用LVS FILTER “ cellname”  open source 试一下
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发表于 2018-12-12 13:05:31 | 显示全部楼层
回复 5# qq576932636

open/short source都不行啊，毕竟那东西没有出现在cdl里面，但是由于他们的存在让net分成了两段，lvs过不了了
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发表于 2018-12-12 13:07:26 | 显示全部楼层
回复 5# qq576932636

LVS FILTER OPEN/SHORT SOURCE都不行，毕竟电流源电压源没有出现在cdl里面只是改变了net名字
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发表于 2018-12-12 13:08:28 | 显示全部楼层
回复 5# qq576932636

呵呵，回复了两次都提示需要审核，见鬼了

LVS FILTER OPEN/SHORT SOURCE都不行
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发表于 2018-12-12 13:09:04 | 显示全部楼层
回复 5# qq576932636


FILTER OPEN/SHORT SOURCE都不行
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发表于 2018-12-12 13:13:56 | 显示全部楼层
回复 5# qq576932636

试过了不行呢
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