急急急！！！！悬赏10信元,DC综合把IO cell综合成了标准单元

hutushenxinxin

我在做DC综合的时候，综合出来的网表没有IO cell，可是我在RTL代码里明明是例化了的，可综合出来是标准单元的BUF。请问版上大神原因是啥，该怎么做？我使用的是smic130nm工艺的库RTL里例化的IO instance模块：
module IOpad_instance(

input PWRRST_N_PAD,

input SCLK_PAD,

        ...);
        PIW
PWRRST_N_PAD_i(

.PAD(PWRRST_N_PAD),
//input

.C(rstn_oc)
//output

);
        ...
endmodule
我的filelist里全是我自己写的RTL代码，并不包含mem_lib.v pll_lib.v io_lib.v
下面是我综合的log里所有的warning:
第一类：  Warning: The trip points for the library named SP013WP_V0p2_max differ from those in the library named scc013ug_hd_rvt_ss_v1p08_125c_basic. (TIM-164)
             Warning: The trip points for the library named S013HD2P_X128Y2D16_SS_1.08_-40 differ from those in the library named scc013ug_hd_rvt_ss_v1p08_125c_basic. (TIM-164)
第二类：  Warning: Design has unannotated black box outputs. (PWR-428)
             Warning: Design has unannotated sequential cell outputs. (PWR-415)
             Warning: Design has unannotated black box outputs. (PWR-428)
第三类：  Warning: Verilog 'assign' or 'tran' statements are written out. (VO-4)

感觉最有可能出问题的是第二类的black box，求问各位大神，该怎么解决这个问题

yangwu3101

自己例化的IO单元一般需要设置dont_touch。

hutushenxinxin

回复 2# yangwu3101


   谢谢，是这样的，已解决