clock gating setup violation 相关问题

wenfangsibao

请教大家一个有意思的问题。

先说说遇到什么问题了：

      一个 clock gating cell 的 CEN pin 相对于其 CLK pin 有setup violation。这个很常见。

我fix 这个 setup violation 的思路是：
      在 CLK pin 前面加 CK cell，就是把 capture clock latency 变长；前提是这个clock gating cell 后面有 setup margin。

这样做遇到什么问题：
      在我 check 这个cell 后面是否有 setup margin 的时候，用： report_timing -from clock_gating_cell/CLK. 结果显示是      
      unconstrainted path. 所以不能用这个办法来检查是否有setup margin。

那我请教大家，大家是如何check 是否有 setup margin？以及如何 fix this clock gating setup violation？

weip218

通过clock usefull skew修timing的时候，是需要分析clock tree上面动到的这个点后面所有fanout到的sink的前后setup/hold margin的，你的例子里面动了gating，就需要分析gating本身+所有fanout sink点的setup/hold
report_timing只能用来报datapath，你需要用all_fanout -from gating/Q -endpoints_only找到所有sink点

shenteng

gating cell PIN是不是sink点，意味着不是完整的path啊，report timing怎么会报呢？
一般处理icg问题是设float pin。减少latch path latency。

xingyun666666

回复 2# weip218


   请问师哥，为什么report_timing -from clock_gating_cell/CLK不行？就是从ICG的ck端到sink的D端的timing path啊report_timing只能报出datapath指的是？

seu_huzw

回复 4# xingyun666666

-from ICG/CP 的endpoint是flop的CP pin, 不是D pin，report_timing不会报出来。2楼说得对，想要late ICG的CP pin，需要查看其fanout的flop的CP pin有无margin。另外需注意的是，ICG CP pin的fanout有可能是另一个ICG的CP pin。