时序电路赋值端加#1和不加#1有什么区别

大油不大油

最近在代码中看到一个模块，其中的时序电路有的加#1，有的没加，请问下加或者不加考虑因素在哪里？


比如一个D触发器；
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        Q <= #1 1'b0;
    else if(b==1)
        Q <= #1 D;
end

always @(posedge clk or negedge rst_n) begin

    if(!rst_n)

        Q <=  1'b0;

    else if(b==1)

        Q <=  D;

end

rosshardware

综合没有区别，主要就是仿真的时候，看起来波形跟实际波形跟贴近一点，建议不要用#来看仿真波形，心中有电路，看习惯就知道波形是什么样子了。

大油不大油

回复 2# rosshardware


    加或者不加，功能上没区别哈？

gaurson

就是在仿真中尽量逼近实际电路的行为，不会影响RLT仿真的时候寄存器的行为。

rosshardware

回复  rosshardware


    加或者不加，功能上没区别哈？
大油不大油 发表于 2018-11-15 11:11

                               
登录/注册后可看大图

    是的

maoqiu

赋值后加的delay，主要是仿真延时，模拟实际的寄存器CLK->Q延时，看波形，看电路反转的前后顺序比较好分析，对电路功能和结构不造成影像

另一个考虑是，解决不同工具的仿真器对代码解释的不一致性。加了延时后，就不会出现逻辑与时钟翻转时刻重合的问题。

大油不大油

回复 6# maoqiu


    谢谢，明白了

wang_wangrui64

加了不能综合！！！！！！！！！！！！