请教一下关于虚拟时钟的注意事项

7OD · 发表于 2018-11-12 19:30:20

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在进行DC综合的时候，有一个输入信号PAD_EN从IO单元输入，连接内部组合逻辑，但是被复用来控制其他双端IO，PAD_EN不能设置输入延时，会报无-clock选项设置延时无效，因此想设置一个虚拟时钟，但是虚拟时钟的周期该如何确定呢？后续步骤还需要对此虚拟时钟做什么限制？请大神指导下，谢谢了先

7OD · 发表于 2018-11-13 12:37:50

回复 1# 7OD

IO的输入输出延时加上实际路径延时再留点余量maybe就可以了

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