在cts阶段减小clock delay（clock tree）

糖糖123

如图，在cts之后，我用report clock tree（clock delay）和report clock timing（clock latency）报的同一个clock，但是两条路径，请问如何减小这个reportclocktree报出的longestpath？

helanshan_icer

没有看太懂。
report_clock_tree报出的最长路径是正确的吗？是什么导致路径长？clock上的逻辑，如分频电路，ICG等，还是CTS插入的buffer tree？

糖糖123

回复 2# helanshan_icer


    这是部分图，此clock path 是最长路径，逻辑单元较多，每个逻辑单元之间都有插buf。

helanshan_icer

select0_ss_reg CK-Q 被识别为clock tree的一部分，应该是这样吗？如果不是的话，有可能是constraint不完善导致时钟树识别有问题

糖糖123

回复 4# helanshan_icer


   这个clock tree中包含这个cell。

apollo6

select0_ss_reg CK端 需要设一个 through pin的属性（set_clock_tee_exception） 另外控制下clock transion 看到有400多P

糖糖123

回复 6# apollo6

此reg的CK端工具自动设置的nonstop_pin

liana3237

需要在place后， 察看各单元的具体location , 看有没有绕弯。。。

tonyl

回复 3# 糖糖123


    你有加derate值吧， report_clock_tree好像是没derate的， report_clock_timing是带derate的。
    你要做短的话还是要看情况的吧，如果不影响setup，长点也没关系。

znn04006518

试试size up路径中的各个buffer，应该可以降低各个cell的delay。