FPGA芯片中边界扫描电路的设计实现

nick1949 · 发表于 2007-10-28 20:09:49

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应用在FPGA 芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG 下载方式。FPGA 芯片的规模越
来越大，引脚数目越来越多，边界扫描单元也随之相应增加。在此情况下，边界扫描电路设计时为了避免移入错误数据，对时钟偏差提出
了很高的要求。同时，由于扫描链包含大量的边界扫描单元，在板级测试时，大大降低了有效测试速率。针对这两个问题，提出了对边界
扫描单元的改进方式，改进后的边界扫描电路不仅可实现测试、编程功能，而且大大提高了电路抗竞争能力，保证电路正常工作。改进后
的电路使边界扫描寄存器链的长度可以改变，使有效测试速率提高了20 倍左右。

yh919 · 发表于 2007-11-11 23:59:55

好文章,支持一下.

qlj258 · 发表于 2007-11-13 11:26:17

fdahhhr

xiaoshuai347 · 发表于 2007-11-22 22:12:20

谢谢楼主啊

lucinda · 发表于 2008-5-26 21:42:17

谢楼主啦！

庄周 · 发表于 2010-8-15 08:08:18

谢谢分享O(∩_∩)O~

dclu0925 · 发表于 2012-8-1 11:19:15

謝謝分享!!!

yreyra · 发表于 2014-3-3 18:59:26

谢谢分享

mindy_xj · 发表于 2015-7-20 16:14:45

学习下

haiming_2003 · 发表于 2015-7-22 16:55:05

回复 1# nick1949

初学中，看看学习

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