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我在CPU顶层中调用了很多底层模块，仿真结果正确，可是在QUARTUS II里综合后FPGA的LEs使用率为零，也就是说没有这些模块都没有被实际综合，但是我用RTL VIEWER看的时候又能看到正确的系统的RTL结构图。原来有时候也会碰到这种情况但是加减一些输入输入端口就解决了，这次反复试了多次都无效，希望达人解答一下这种问题出现的原因和解决方法，感激不尽
下附为了体现调用模块部分而修改精简过的代码：
module cpu_test(Clock,nReset,sel8_1,sel8_2,sel3_1,sel4_1,sel2_1,sel2_2,wr_en,inc_SP,dec_SP,inc_pc,load_pc,R_in);
input Clock, nReset;
input [2:0] sel8_1, sel8_2;
input inc_SP, dec_SP,inc_pc,load_pc;
input wr_en;
input [1:0] sel3_1, sel4_1;
input sel2_1, sel2_2;
input [7:0] R_in;
//instruction
wire [3:0] opcode;
wire [2:0] Rd, Rs;
wire [8:0] imm_1; //MOVI RD,#IMM_1
wire [11:0] imm_2; //JUMP LABEL(OFFSET=#IMM_2)
//wire connection signals
wire [15:0] alu_out, oprand_1,oprand_2, RAM_addr, data_i, data_o;
wire [15:0] PC_offset, address, IR;
wire [15:0] pc_address;
wire [15:0] Reg_Bus, imm9_ext, imm12_ext;
wire [7:0] R_en;
wire [15:0] R0,R1,R2,R3,R4,R5,R6,R7;
mux8 mux8_1(R0,R1,R2,R3,R4,R5,R6,R7,sel8_1,oprand_1); //Rd
mux8 mux8_2(R0,R1,R2,R3,R4,R5,R6,R7,sel8_2,oprand_2); //Rs
mux3 mux3_1(oprand_1,alu_out,pc_address,sel3_1,data_i);
mux4 mux4_1(oprand_2,alu_out,imm9_ext,data_o,sel4_1,Reg_Bus);
mux2 mux2_1(oprand_2,R0,sel2_1,RAM_addr);
mux2 mux2_2(imm9_ext,imm12_ext,sel2_2,PC_offset);
ALU ALU_1(opcode,oprand_1,oprand_2,alu_out);
bit_ext bit_ext_1(imm_1,imm9_ext);
bit_ext #(12,16) bit_ext_2(imm_2,imm12_ext);
dec3to8 decoder_1(Rd,R_en);
regn R_0 (Reg_Bus,R_in[0],Clock,nReset,R0);
regn R_1 (Reg_Bus,R_in[1],Clock,nReset,R1);
regn R_2 (Reg_Bus,R_in[2],Clock,nReset,R2);
regn R_3 (Reg_Bus,R_in[3],Clock,nReset,R3);
regn R_4 (Reg_Bus,R_in[4],Clock,nReset,R4);
regn R_5 (Reg_Bus,R_in[5],Clock,nReset,R5);
regn R_6 (Reg_Bus,R_in[6],Clock,nReset,R6);
regn R_7 (Reg_Bus,R_in[7],Clock,nReset,R7);
pc pc_0 (Clock,nReset,PC_offset,inc_pc,load_pc,pc_address);
ROM ROM_0 (pc_address,IR);
assign opcode = IR[15:12];
assign Rd = IR[11:9];
assign Rs = IR[8:6];
assign imm_1 = IR[8:0];
assign imm_2 = IR [11:0];
RAM RAM_0 (data_i,RAM_addr,wr_en,data_o);
endmodule
[ 本帖最后由 jayhust 于 2007-10-17 11:08 编辑 ] |
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发表于 2007-10-17 10:51:22
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