设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 最新版：Writing Testbench using SystemVerilog

1 2 34 / 4 页

发新帖

楼主: kevin_gene

最新版：Writing Testbench using SystemVerilog

发表于 2016-8-18 09:43:19 | 显示全部楼层

看看了

回复支持反对

发表于 2016-8-18 10:56:07 | 显示全部楼层

Writing Testbench using SystemVerilog

Writing Testbenches using System Verilog.rar (2.64 MB)

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2016-8-18 10:56:37 | 显示全部楼层

Writing Testbenches using System Verilog.rar (2.64 MB)

回复支持反对

发表于 2017-5-17 11:22:58 | 显示全部楼层

gagdsgasdgagas

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2017-5-18 13:57:43 | 显示全部楼层

享享福

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2017-5-18 14:41:06 | 显示全部楼层

回复 1# kevin_gene

thanks for sharing

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2017-10-30 10:08:02 | 显示全部楼层

thanks for sharing!

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2017-11-5 23:20:28 | 显示全部楼层

EETOP创芯人才网职位发布入口

回复支持反对

fenghu200132030

发表于 2021-5-19 10:58:44 | 显示全部楼层

谢谢分享

EETOP创芯人才网简历投递入口

回复支持反对

1 2 34 / 4 页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-24 12:57 , Processed in 0.023249 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表