技术问题咨询探讨，大虾请进来看看

jansty · 发表于 2007-10-9 12:51:59

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现有一VHDL硬件设计，输入为一时钟，我想通过监测输入的时钟来给出一标志位输出信号，即：当监测到无时钟（CLK常为‘0’）时给出一输出标志位‘1’，有时钟则该输出位为‘0’。
请问各位大虾怎样实现这一设计为好？望探讨，谢了！

chao_jie · 发表于 2007-10-9 17:25:10

如果有个参考时钟，就在某个时间段判断，输入时钟是否变化

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