SAR ADC测试数据处理问题

单眼皮的乖女孩

ADC的采样频率为10MS/s，18位输出通道。逻辑分析仪不支持同步采样，所以用500MS/s去采集ADC的数字输出，高了50倍。
现在的问题是，如何挑选出10MS/s的ADC的数据？

hardmany

这个简单吧，把数据采出来后，从1开始，累加50取数，取出来的数如果性能不好，再从2开始，累加50取数-------，最后到从50开始，累加50取数，从这50次中总有一次能取对数。

单眼皮的乖女孩

回复 2# hardmany


    已经解决了，逻辑分析仪可以解决

zs1647

回复 1# 单眼皮的乖女孩


   请问你是怎么做的DNL 和INL的仿真？谢谢

单眼皮的乖女孩

回复 4# zs1647


    Agilent 高速ADC、DAC测试原理及测试方法.pdf (889.67 KB , 下载次数: 410 )

2018-9-29 20:32 上传

点击文件名下载附件
ADC DAC测试

这个文档你参考一下吧

student321

thanks

zs1647

回复 5# 单眼皮的乖女孩


   请问下，ADC输出的结果是DIGTAL，是不是先要转成analog，如何再通过matlab计算出DNL和INL？我现在还没开始测试，但是我想做一下仿真，用cadence有什么办法做码密度吗？请详细解答，谢谢！

单眼皮的乖女孩

回复 7# zs1647


    要转成模拟电压，你可以导出数据用MATLAB计算，如果你的ADC是二进制的，也可以用cadence里面的理想DAC，这个DAC是用Veriloga写的。

单眼皮的乖女孩

回复 7# zs1647


    不是二进制，冗余架构的也可以。

zs1647

回复 9# 单眼皮的乖女孩


   我看了一下EE247，上面说给一个非常慢的斜坡信号，使得每个数字码能出现100个点，然后得出ADC的输出码的PDF，PDF/100就是DNL，这个方法感觉挺好的，但是，对于一颗ADC来说，制造出来后的mismatch和process都是固定的，这种方法感觉还是得不到DNL和INL。要非常多的芯片样本才能得到这个指标对吧。你说的哪个方法，转成ANALOG之后应该就不是用码密度的方法测DNL和INL了吧。analog信号没有码密度一说吧。至于你说的不是二进制就换冗余架构，我不懂，有请问相关资料吗？谢谢



如果我说得不对，还请指正！