DSP48E1的计算延迟

happsky

Xilinx里面的DSP Slice计算乘法器，请问延迟大概是多少，怎么算？
下面是说明书中的一段话，红色部分是我看不明白的，麻烦高手解释一下：

To get the maximum performance out of the 7 series FPGA DSP48E1 slices, it is desirable to
use all the pipeline stages 【用上所有的流水线是什么意思？不用上所有流水线又是什么情况】within the slice.
To achieve maximum performance when using the DSP48E1 slice, the design needs to be fully pipelined.
For multiplier-based designs, the
DSP48E1 slice requires a three-stage pipeline. For non-multiplier-based designs【DSP slice不是就是要用乘法器吗】, a two-
stage pipeline should be used. Also see the 7-Series FPGA Data Sheet: DC and Switching
Characteristics [Ref 4]. If latency is important in the design and only one or two registers can
be used within the DSP48E1 slice, always use the M register【M寄存器是什么意思】.

zzj0329

DSP48E功能很多，如果只是使用乘法器可能后一级不需要，所以不一定用上所有的流水线，如果需要用到乘加功能才用到次级单元。相对应的还由个预加单元。
DSP48E不等价于乘法器啊，如果使用他的逻辑运算功能(多bit的与或非逻辑运算，不是加减乘除数学运算)，而必须禁止乘法器
M寄存器就是归属与一个M逻辑单元的寄存器，具体你可以看文档的那个功能框图描述的很详细

为了保证时序要求，输入输出以及每级流水线都有寄存器(有的可以bypass的)，如果你的design跑的不快，完全满足时序则尽可能去除能去除的寄存器插入，否则的话还是包括这些寄存器吧