关于dc使的io pad的例化问题

xiaozh · 发表于 2018-9-5 21:30:43

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本帖最后由 xiaozh 于 2018-9-5 21:31 编辑

dc时需要例化io,遇到下面几个问题，希望有人能指点我一下1.例化时遇到比如4位的输出端口，如何例化，由于pad输出是一位的，难道需要四个pad吗？应该不是这样，这样太占面积了，怎么处理这个问题呢？比如
PBCD2RN PBCD2RN_result2(.OEN(1'b0),.REN(1'b0), .IE(1'b0), .I(result2_top),.PAD(result2),.C());
如果直接例化，显示宽度mismatch

2.在dc前例化的话，需要设置cell为donnot touch,这样只是不采取优化，但是综合时timing还是恶化了，怎么解决吗？

3.输出pad如何选择？我使用三态的话，显示
Warning: In design 'core', three-state bus 'result2_top' has non three-state driver 'C167/Z'. (LINT-34)
这样如何处理呢？忽视吗？

ziven · 发表于 2018-9-6 21:45:00

回答你前两个问题：
1、需要例化4个pad，没有办法，每个pad都是一个pin脚，在芯片上真实存在的。
2、设置dont_touch的时候，应该不会出现时序 violation吧，我印象中pad的mos管很少呀。应该还没有一位全加器多呀，是不是哪里弄错了
3、三态门的话，我没有实际用过，但是我training的时候，貌似工艺库没有找到高阻态的standard cell
你这个warning报的好像是没有三态门的驱动，具体怎么用，我也不清楚耶

xiaozh · 发表于 2018-9-7 11:24:51

回复 2# ziven

QQ截图20180907112810.png

明明已经把所有pad都设置成donnot touch ,然而最坏路径中还是出现了那个2.4，
而且actual transition也达到了2，这该怎么处理呢？

my2817 · 发表于 2018-9-9 11:07:40

io延时2.4：你要查一下这个延时是怎么计算出来的，你是在pad端加了负载吗？可以参考一下lib文件里的写table表，看下里面的大致范围；dc/pt有个report前缀的命令报该timing arc延时的的计算过程

你这是io上的约束，输出的的信号result2[0]，这个信号你确定是与clk同步？
假设以下情境：
1） clk是内容时钟（pll等产生）：内部时钟采集输出到io上的信号

扑街
2）clk是IO上输入的时钟信号：io信号到内部生成时钟树，时钟树上有个概念叫latency，了解理解之后……所以用输入点的时钟采IO输出的信号

扑街
3）所以人的clk是怎么定义的？