Cyclone V 的I/O输出速率最大是多少？

yzhong · 发表于 2018-8-18 08:22:27

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我想用Cyclone V驱动一个 1Gsps的高速DAC，但是不知道它的I/O口支持的最高data rate是多少。看datasheet说Cyclone V支持的最高频率是800 MHz，我想，是不是可以让FPGA内核允许在500 MHz甚至250 MHz，然后用SERDES串行输出，像Stratix是可以这么做的，但是不知道Cyclone V的SERDES和I/O口能不能做到这一点，如果有懂行的前辈，可否赐教一二？谢谢！

shiyinjita · 发表于 2018-8-18 09:49:24

手册上有，看手册

yzhong · 发表于 2018-8-20 04:46:06

回复 2# shiyinjita

翻过了，上面写了840Mbps, 但是接着有个note不是很看得懂：

The maximum ideal data rate is the SERDES factor (J) × PLL max output frequency (f_out), provided you can close the design timing and the signal integrity simulation is clean. You can estimate the achievable maximum data rate by performing link timing closure analysis. You must consider the board skew margin, transmitter delay margin, and receiver sampling margin to determine the maximum data rate supported.

所以804Mbps到底是limit还是只是一个保守的估计？

shiyinjita · 发表于 2018-8-22 23:02:02

回复 3# yzhong

感觉是极限值

kyo0920 · 发表于 2018-8-23 16:17:44

804M是lvds的极限值，note是说明在ddr的模式下，serdes的理论最大值是J*Fout

imfelix · 发表于 2018-8-24 11:58:43

应该可以，看手册就行

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