modelsim编译vivado仿真库出错

taowei · 发表于 2018-8-17 17:53:35

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在vivado的tools→compile simulation libraries...后，开始编译仿真库，结束后在设置的路径查看报告.cxl.stat，发现secureip,vhdl=pass,verilog=fail。用modelsim仿真某些ip时出现编译不了的情况，请问有人遇到这个问题吗

taowei · 发表于 2018-8-17 17:55:14

secureip,vhdl=pass,verilog=fail
verilog是失败的，对verilog生成的ip也仿真失败

shiyinjita · 发表于 2018-8-18 09:49:59

应该是你modelsim和vivado的版本不匹配

imfelix · 发表于 2018-8-18 21:37:07

请问怎么看modelsim跟vivado版本是否匹配？我遇到的问题是位宽不同的双口ram仿真波形会异常。

wangjun403 · 发表于 2018-8-18 22:57:31

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