很普通的画法为什么么会漏电？（欢迎大家讨论）

术道逸风 · 发表于 2018-8-10 14:07:17

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本帖最后由 w2313190 于 2018-8-10 14:09 编辑

如上图所示，本次设计采用的是上华40V的工艺，黄色的是Nwell，紫色的是高压nwell.电路中器件的I40反相器（图一）在做EMMI后结果显示漏电（图四），图二为器件参数，PMOS和nmos均打折了，对应的版图如图三画红色圈所示。我感觉就很奇怪，为什么I40前面和后面的反相器都不漏电，就它漏电。求大神能分析一下漏电的原因。谢谢!

balam2017 · 发表于 2018-8-10 22:48:21

感觉是类似闩锁效应，w=50，m=8，这是驱动级的管子，不知道你p环n环是怎么布置的，宽度距离是多少，从版图上看视乎孔也不多

balam2017 · 发表于 2018-8-10 22:49:43

应该把I40做驱动管类型处理，而不是普通门电路画法

maomao198477 · 发表于 2018-8-11 06:24:13

就是普通的画才有问题

layout123 · 发表于 2018-8-13 11:47:02

这个pmos的totalwidth=400um，fingers=10，那么fingerwidth=40，一般的latchup规则要求是35um以内必须要有sub pickup，况且这个pmos是power mos的前级驱动，一个sub ring是不能少的

layout123 · 发表于 2018-8-13 12:06:03

你这个pmos管的fingerwidth是40um，而且你没有ntap ring，很明显违反了latchup规则，一般在35um范围内必须有sub pickup

术道逸风 · 发表于 2018-8-13 13:20:52

请问那像这种驱动级的管子应该怎么画？

fzu_physics · 发表于 2018-8-21 09:30:57

围一圈ntap

gxd12 · 发表于 2018-8-21 09:36:22

漏电的是NMOS还是PMOS，楼主能在图3标注一下哪个是N哪个是P吗

术道逸风 · 发表于 2018-8-21 09:50:04

回复 9# gxd12
漏电的是PMOS

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