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查看: 4197|回复: 5

[求助] 关于门电路latch up 问题

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发表于 2018-7-16 17:03:36 | 显示全部楼层 |阅读模式

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请问绘制门电路版图的时候大多数是PMOS NMOS靠的很近,并且只在两端打上相应的少子guardring,如INV一般绘制版图的只是在两端打上guardring,并没有完全把pmos nmos包围起来,这样做不是不利于Latch up 的防御吗?为什么不全包起来 是考虑到面积的影响吗。

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发表于 2018-7-16 18:51:52 | 显示全部楼层
这就是一个开关的事情。。。一般面积能多省就多省
发表于 2018-7-16 20:10:20 | 显示全部楼层
这才多大点电流,要衬底电流和到PICKUP的电阻乘积大于0.7V,把寄生的PN节开启,才会引起LATCHUP。

对应LATCH UP,设计规则里面会有详细的规定。你画的这种基本单元的,很多还不画体引出呢,有专门的PICKUP CELL,隔一定距离放一个就够了。

65nm的台积电的设计规则,这种逻辑CELL区域LATCH UP应该是30um内有体引出就没问题。IO区域,非常大的管子,会引起大的衬底电流的地方,才是要小心LATCH UP的地方。
 楼主| 发表于 2018-7-17 09:48:46 | 显示全部楼层
回复 3# andyfan


   学到了 谢谢!
发表于 2018-7-19 22:31:26 | 显示全部楼层
电流小,靠的近,不具备触发条件。
发表于 2018-12-28 09:34:14 | 显示全部楼层
三楼正解
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