DC 在检测到timing loop之后卡住不动

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问题描述：我的DC 环境是需要4次 compile 的，前三次compile 和compile_ultra 时，没有问题出现，然而在第四次compile 时，检测到timing loop 后，就直接卡着不动了（前三次也会检测到timing loop ，这是实际的设计需求），
DC报出:
Warning : Timing update failed because design has loops
Dumping new detected-loops for layer '__default__'[0th/1]...
后面紧跟着是几条timing loop的路径，之后DC 一直卡着不动

请问大家有什么想法？？？ 无论您知不知道答案，看过请一定说说你的想法， 万分感谢

494693243

自己顶

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此贴终止

eda—wdy

我也遇到了这个问题
Warning : Timing update failed because design has loops
Dumping new detected-loops for layer '__default__'[0th/1]
但是我的不是卡着不动，是直接crash

494693243

回复 4# eda—wdy
你先应该确认是不是DC tool的问题， 这个可以安装一个其他版本的试试。

312788062

我也遇到了相同的问题，但是是在第一次compile之后，楼主解决这个问题了没

randolpha

你这很可能是timing closure iterations，解决办法是mode merge.

enjoy545352

   

eda—wdy 发表于 2018-5-17 16:38
我也遇到了这个问题
Warning : Timing update failed because design has loops
Dumping new detected-loo ...

我也遇到类似的问题，请问楼主解决了吗？