问verilog:阻塞和非阻塞赋值的顺序问题？

lxq124lxq

最好在时序里不要用=

langke1943

学习完毕 谢谢

kxiangjie520

,=会立即执行(下一行就可以用),而<=要等到所有右边的计算完成后,才赋值.
支持

chengyunhust

非阻塞赋值“<="和阻塞赋值”=“都是在触发沿触发，但是<=不讲先后顺序，而=讲先后顺序。
如：
always @(posedge clk) （1）
.....
b<=a;
c<=b;
.......
和
always @(posedge clk)  (2）
......
b=a;
c=b;
.....
（1）中b和c都是取的a和b的值，
而（2）中b取a原来的值，而c取的是b赋值后的值，即a的值。

wapon

两个always并行的话会出现竞争的吧，结果会出错的么？

zdh1217

用<=的好

tian111

   

原帖由 jackzhang 于 2003-8-7 10:44 发表
这个问题是比较蹊跷，其实呢你知道基本意思就可以了，只要在时序快里就用<=
其实在这两个模块里用〈= 还是 = 的结果都是一样的。

我认为这种说法是不正确的。
在这两个模块里，用nonblocking和blocking会产生不同的效果。

如果第一个always用=，产生的结果就是i=1

nonblocking是在当前仿真周期结束时才付值，而blocking是立即付值。

所以如果将两个always都用=，always的书写顺序会造成仿真结果不同，但是综合电路却是一样的，这就会造成形式验证错误（rtl vs netlist）

所以，如果被付值的变量要在其他always中引用，最好该变量用<=。

当然，最简单的办法就是组合用=，时序用<=

junul

good point

yuhaiqun2008

very good

yanshangzhao

组合用阻塞，时序用非阻塞