问verilog:阻塞和非阻塞赋值的顺序问题？

htc072201007

dddddddddddddddddddddddd

suntou

不错。

wuhongtian

可以这样理解，a、b两个过程块是并行运行的，两个块中的赋值并行执行的，如果初始时i=0，则对于第一个过程块：i<=0+1，第二个过程块：case(0):a=0，两个块的赋值没有先后顺序，即第一个块中i的变化不会影响到第二个块的赋值，可以看成块和块之间是非阻塞的，B块中用到A块的结果时用的是A块更新前的结果。
这是我个人的理解，如果有误请大家更正。