请教斑竹

永远的新手

向斑竹请教一个问题：
我是CPLD新手，对于Altera的MAX7000系列的CPLD，它的全局时钟引脚IN/GCLK1是怎么回事？如果我需要一个全局时钟是不是就从它引入？那么引入后我在VHDL程序里改怎样查询它的状态呢？

jackzhang

全局时钟用于时序控制时的时钟输入，连接到内部低延时的走线，这样可以确保时钟的延时小于数据的延时，保证了数据在时钟延上正确的采集。
第二个问题我不太清楚你是什么意思？ 时钟信号在仿真时需要外部加入时钟激励，在波形上看就是了。

永远的新手

是这样的：当我加入一个全局时钟时，在VHDL程序里肯定会用到这个时钟，也就是说程序需要根据这个时钟的上升（下降）沿来作时序或者逻辑上的处理，以便实现各种功能（是这样吗？）如果是这样，那么该这样来利用这个时钟呢？斑竹可否举一个简单的例子？不尽感谢！
比如我从一个IO引脚引入一个时钟，这时在程序里就可以根据这个时钟的变化作其他的处理。这和从IN/GCLK1引入有什么差别呢？

jackzhang

当然也可以用io引入时钟，但这样可能时序会有问题，因为从io引入的时钟延时比较大，比如作一个移位逻辑，在时钟延上从第一个寄存器输出到第二个再到第三个。。
如果从io引入就不能保证时钟会超前于寄存器之间的数据，很可能采到的是最新移出的数据，用全局时钟就会避免此种情况

永远的新手

从IO引入的时钟我可以在程序里查询到，比如下面的语句：
ENTITY test IS
   PORT (clk:IN IN STD_LOGIC;
         A:OUT STD_LOGIC;
         B:OUT STD_LOGIC)
END test;
ARCHITECTURE rtl OF test IS
   BEGIN
   PROCESS(clk)
      BEGIN  
      IF ( clk'EVENT AND clk = '0') THEN
         A <= B;
      END IF;
   END PROCESS;
END rtl;

如果我用IN/GCLK1引入时钟，也可以这样用“IF( clk'EVENT AND clk = '0') THEN”语句来进行条件判断吗？是不是差别仅仅是在对引脚的指定上？（上面指定的是IO之一，下面指定成IN/GCLK1引脚就行了？）

jackzhang

是的,除了时延外没有区别

永远的新手

我明白了，谢谢斑竹！

RenZhG1011

长见识，为了达到30而不断发贴，大家原谅