讨论下FPGA的FIR滤波器

xpfshawn

最近在做课题的时候遇到FIR滤波器，我就用ISE自带的IP核完成了，但是输出并没有滤波是怎么回事呢？
比如我设计的滤波器为50Hz的低通滤波器，在MATLAB里面获得系数并且归一化为整型，将系数搞了进去，完成了IP核例化。
同时，滤波器前一级为A/D电路，这个是调通的，没问题。整个电路结构如下图
FIR滤波系数设置




在测试输出的时候用信号发生器作为信号源，经A/D转化后进入滤波器，输入为50kHz，但是我通过Chipscope查看滤波器输出，发现并不能滤波，只是将波形放大而已。
这是怎么回事呢？我猜想是由于系数归一化的时候进行了放大导致输出也变大，不知对不对呢？
有点想不明白。请指点

everhappy

1 系统采样率为多少hz？输入究竟为50Hz还是50KHz?
2 系数需要归一化，或者输出结果需要归一化。

fascinate_lyd98

既然滤波器有输出，说明滤波器工作了。有几个我的推测：
1.你设计的滤波器的输入时50K的单音信号，你想滤除的也是这个50K信号？
2.你没有交代你的采样时钟，从fir设计上看了一下，50MHz采样？
3.这种1000倍的关系，你用11阶滤波器，想必滤波器的性能不可能达到你要的效果。
旁瓣抑制明显不够。

xpfshawn

回复 3# fascinate_lyd98


   1、我只输入50kHz，为验证FIR效果。我的想法是既然截止频率为50Hz，那么50kHz就会滤掉，输出的信号就会很小；
2、采样时钟：由于AD用的AD9226，时序图如下。


按照我的理解，这个AD的采样频率时和系统的时钟频率相同，不知道这样理解对不对。
由于我用Spartan-6，系统时钟给的50MHz，那AD的采样频率也就是这么多。
另外，FIR那里我设置过比较低的采样频率，那样就没有输出，或者输出很慢、
3、我想用高阶滤波器，但是硬件资源不够用了，因为我还有其他程序。

xpfshawn

回复 2# everhappy


   关于采样频率的理解，可以看下我下面的回复，谢谢啊！！   还有输出结果归一化什么意思？我系数是归一化了的

glace12123

你看看你那个FIR的core的频谱响应图，你的采样率是50MHz，而你的滤波器截止带基本在一半的位置，就是25MHz左右，你说你怎么能滤除50kHz的信号呢？   滤波器设计就不满足你的设计需求。
滤波器的分析是从0~fs/2，就是0~25MHz，你的截止频率是50Hz，这可是500000倍的关系！！你一个11阶的滤波器哪里够？！ 1100阶都不见得够，FPGA也很难帮你实现这个东西，即使实现了，也是不合理的的设计。
你建议你把ADC的采样率降低至500Hz，输入时钟也就是500Hz，这样fs/2为250Hz，刚好是50Hz的5倍关系，比较合理，你用一个64阶滤波器就能设计出不错的频谱响应了，然后你再用信号源产生一个频率100Hz的点频进去测试，100Hz肯定被滤掉，然后你就能见到滤波效果了。

fascinate_lyd98

回复 4# xpfshawn
不需要看AD芯片时序图，AD输出肯定没问题，重点是fir设计，一般不AD+FIR这样直接用，建议看软件无线电这本书里的介绍。看我之前的回复，发现我看错了，是50Hz.
处理这种信号，没有想象的那么简单，肯定不能这样直接滤波的。
降频或者降速；看你的应用了。
或者提高你的信号源的频率。

neufeifatonju

时钟不匹配

xpfshawn

回复 6# glace12123

谢谢啊，不过把采样频率降为500Hz就基本没什么用了，而且我这个FPGA的板子搞不起高阶滤波器，资源不够用！你的建议很好，非常感谢！！我去看书了，不说了

xpfshawn

回复 7# fascinate_lyd98

谢谢啊。。我去研究下，，