后端Timing基础概念之：为何ICG容易出现setup violation？

xiangchengsun

还有一点，如果将enable信号用寄存器打几拍是不是可以解类似问题，当然，前提是功能上允许

phoenixson

这个容易理解，原因是EN端来自于普通DFF输出，而这些DFF的CLK端都是做平的，而ICG在时钟树路径上，所以ICG的时钟端相比普通DFF的时钟路径要短一些，这样自然就更容易出现setup violation，可能useful skew会改善这种情况

绅士呵呵

phoenixson 发表于 2019-12-20 19:34
这个容易理解，原因是EN端来自于普通DFF输出，而这些DFF的CLK端都是做平的，而ICG在时钟树路径上，所以ICG ...

你好，ICG不是由latch与and门或者or门构成的吗，就算en信号延迟=souce delay+network delay+data delay>ICG时路径延迟，只要不超出一个半个周期对于latch电平触发有什么影响吗？这点很疑惑电平触发有setup违例?能否指点一下

绅士呵呵

xiangchengsun 发表于 2019-12-20 18:40
示意图应该有问题，enable信号不能来自CG之后的时钟，不然功能上会出现门控死锁，关了时钟之后，没法再打开 ...

是了是了，楼主的图有问题，4楼的图非常完美

yuxueqiu123

xiangchengsun 发表于 2019-12-20 18:40
示意图应该有问题，enable信号不能来自CG之后的时钟，不然功能上会出现门控死锁，关了时钟之后，没法再打开 ...

图没有问题，ICG的EN端又不是只来自后面的DFF，完全可以与另一个时钟开启信号相或作为ICG的EN，后面DFF的信号负责时钟关闭，图中的路径依然存在

荆轲123

感谢楼主答疑解惑

凡人修仙传

ICG 天生就存在skew 啊，所以要尽量将iCG放的离reg 近一点

xingyun666666

凡人修仙传 发表于 2021-9-14 14:19
ICG 天生就存在skew 啊，所以要尽量将iCG放的离reg 近一点

前辈，我也觉得icg放在离icg近点，能解决根本问题，但是，icg离reg近，功耗又变大，在功耗能接受的情况下，您是通过什么方法来做的？感觉理论是可以的，但是没实践起来很难，比如一路上不只是一个icg，可能有多个，另外无论结构上的一些icg还是普通icg挂的sink reg可能巨多，一旦动了icg，后面sinks都要跟着变，“牵一发动全身”，没有找到可行性的方法

凡人修仙传

xingyun666666 发表于 2021-9-15 14:53
前辈，我也觉得icg放在离icg近点，能解决根本问题，但是，icg离reg近，功耗又变大，在功耗能接受的情况下 ...

icg离reg 近功耗又变大是什么意思？icg 离reg 近了，skew 会变小，有利于setup 的fix,相当于给reg2reg 的clock path 做平。但实际上一个icg 后面往往接了几百个上千个reg，并且这些reg 分布的物理位置并没有在同一区域，我们只能说让icg 离所有这些reg 的位置都相对均匀一点。并不可能完全做平的。你说的功耗变大，应该是想说，tree 做平后，所有的时钟信号同时到达reg 的CK 平上带来的switch power 的上升，tree 做平是会带来动态功耗的上升。实际我们做tree 的时候也没有给tree 完全做平（传统的树型时钟，理论上H tree 可以将skew 做的很小，我也没接触过），让skew 尽量接近target skew 就行了，让set up 和hold 都好修。像你说的，完全做平，有利于setup 的timing 的收敛，但会造成动态功耗的上升。希望能帮到你

xingyun666666

凡人修仙传 发表于 2021-9-16 15:20
icg离reg 近功耗又变大是什么意思？icg 离reg 近了，skew 会变小，有利于setup 的fix,相当于给reg2reg 的 ...

我们只能说让icg 离所有这些reg 的位置都相对均匀一点？这个后端通过什么方法来控制？

icg离reg 近功耗又变大，这个可能是我理解有误，因为ICG挂了多少个reg，这个可能在综合的时候就定了，比如一个ICG后面挂3个，不会因为ICG离sink近，它控制的fanout就少了，对吗？也不会因为离得远了，控制关断的sinks就多了？