ESD ggnmos的gate接法问题

hitzhabc · 发表于 2020-5-6 16:06:37

andyfan 发表于 2018-6-30 21:09
用在IO的CASCODE一般是用在HV TOLERANCE的IO的，你如果看上面P管的WELL，就会发现WELL不是直接接VDD的，是 ...

请教下，图3的结构，当IO对GND打正电压的时候，NMOS MN1的gate是悬空的，是不是有利于降低VT1，还是想让MN1在击穿之前有个瞬间打开的过程？这也就是MN2和MP1存在的意义？而且是否只有psub的电压被抬高，MN2才能开启，从而MN1的电压才能接到GND上？这样理解对不对？谢谢！

MicroEpzc · 发表于 2021-8-11 17:23:45

hitzhabc 发表于 2020-5-6 16:06
请教下，图3的结构，当IO对GND打正电压的时候，NMOS MN1的gate是悬空的，是不是有利于降低VT1，还是想让M ...

我也疑惑的地方在于，2、3这种是在VDD上电的情况下才工作的吧？在ESD测试的时候，VDD接地，pad处于PS、NS的时候。2、3与1之间的区别就大了呀，感觉……

玖君00 · 发表于 2021-12-3 10:28:50

MicroEpzc 发表于 2021-8-11 17:23
我也疑惑的地方在于，2、3这种是在VDD上电的情况下才工作的吧？在ESD测试的时候，VDD接地，pad处于PS、NS ...

接VDD的那根线应该直接接到pin上，做成gcnmos，可改善ggnmos不均匀导通的特性。

Yury_Sun · 发表于 2022-4-22 15:23:08

想问一下，1电路中的R是必须要的吗

shauncc21 · 发表于 2022-4-23 12:47:44

Yury_Sun 发表于 2022-4-22 15:23
想问一下，1电路中的R是必须要的吗

不是必须的吧

Yury_Sun · 发表于 2022-4-25 09:47:27

shauncc21 发表于 2022-4-23 12:47
不是必须的吧

加上那个电阻对于GGNMOS的均匀开启会有帮助吗？

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