请教个ISE中时序约束的问题

djqlyy

假如有这么个简单的问题alwyas @ (posedge clk_prot or negedge rstn)
if(!rstn) out_port<=1'b0;
else       out_port<=data_in;

根据FPGA EDITOR看，时钟clk_prot 进来后要先去全局BUF，所以一般clk_prot 到寄存器的时间要明显大于数据到寄存器的时间
所以我加上约束
NET "data_in" OFFSET = IN 0.67 ns VALID 1.5 ns BEFORE "clk_prot" RISING;

然后看FPGA EDITOR，发现只是寄存器的位置有变化，
请问，在特定的约束下，系统会自动把IODELAY加进去调整时序吗？？？