请教 BEGIN - END required around task/function statements 这是什么错误？

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本来想写个最简单的用例，通过 task 验证一下别的问题，结果用Modelsim编译的时候总是有这个问题，百度后没有什么有用的信息

烦请各位帮我看下问题出在哪里呀？ 谢谢啦！

1. 
   
2. `timescale 1ns/1ns
   
3. 
   
4. module task_test_tb ;
   
5. 
   
6. reg               i_clk   = 0 ;
   
7. reg               i_rst_n = 0 ;
   
8. reg     [15:0]    i_data  = 0 ;
   
9. wire    [15:0]    o_data      ;
   
10. 
    
11. task_test    DUT
    
12. (
    
13.     .i_clk    ( i_clk   ) ,
    
14.     .i_rst_n  ( i_rst_n ) ,
    
15.     .i_data   ( i_data  ) ,
    
16.     .o_data   ( o_data  )
    
17. );
    
18. 
    
19. localparam PERIOD = 10 ;
    
20. 
    
21. always #(PERIOD/2) i_clk = !i_clk ;
    
22. 
    
23. initial
    
24. begin
    
25.     #(PERIOD*10)  i_rst_n = 1'b1 ;
    
26.     #(PERIOD*1000) $finish;
    
27. end
    
28. 
    
29. always @ ( posedge i_clk or negedge i_rst_n )
    
30. begin
    
31.     if ( !i_rst_n )
    
32.         i_data <= 16'd0 ;
    
33.     else
    
34.         i_data <= $random ;
    
35. end
    
36. 
    
37. ///initial
    
38. ///begin
    
39. ///    DOUT;
    
40. ///end
    
41. 
    
42. task DOUT;
    
43. 
    
44.     integer fid0;
    
45.     integer iter_data;
    
46. 
    
47.     fid0 = $fopen("tc101_dout.txt","w");
    
48. //    @( posedge i_rst_n )
    
49. //    for( iter_data = 0 ; iter_data < 20 ; iter_data = iter_data + 1 )
    
50. //    begin
    
51. //        @( negedge i_clk ) $fwrite(fid0,"%x\n",DUT.s_data);
    
52. //    end
    
53.     repeat(20)
    
54.     begin
    
55.         @ ( negedge i_clk ) ; $fwrite(fid0,"%x\n",DUT.s_data);
    
56.     end
    
57. endtask
    
58. 
    
59. endmodule
    

复制代码

                               
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mazifa

verilog的话，印象中task内需要用begin end括起来，信号定义在begin前面

yuanpin318

v95确实要，好像v2k已经不需要了。好像有个-v2k的option.