请问，为什么在test mode下，不去做leakage power优化？

xingyun666666 · 发表于 2018-1-31 11:31:11

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284294022 · 发表于 2018-2-6 14:39:42

测完芯片就不用这个mode了，所以不优化吧

xingyun666666 · 发表于 2018-2-7 14:15:12

回复 2# 284294022

当处于test mode下，也是要给芯片通电的，如果电路的用电过高，测试器件还能正常工作吗？DFT还可以继续下去吗？

hennyjia · 发表于 2018-2-7 14:20:37

test自己本身的逻辑并不多（除去func的logic）。
我想你应该是想问test mode下的IR drop吧

xingyun666666 · 发表于 2018-2-7 16:46:56

回复 4# hennyjia
test mode下，会走test通路，如果此时通路的功耗过大，那这个通路将会崩溃，也就没办法做测试了
test mode下的IR drop？这个不太懂，没考虑过，请指教

seu_huzw · 发表于 2018-2-8 14:08:18

回复 5# xingyun666666

请问你这里说的的崩溃时什么意思？功耗过大为什么出现你所说的崩溃？

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[讨论] 请问，为什么在test mode下，不去做leakage power优化？