工程 vivado 建立时间，保持时间不满足，修改思路

fascinate_lyd98 · 发表于 2018-1-31 12:24:01

学习了，猴哥。

xyzraincold · 发表于 2018-1-31 15:50:09

就像你说的，一般出现保持时间错误的情况比较少。出现这种问题第一时间不要想到怎么改约束，而是检查你的设计。按你描述，clk1和clk2是同源的，那这2个时钟应该是同一个PLL/MMCM生成的，那这2个时钟域下的数据传递时用一个异步FIFO隔开，然后在约束中，对CLK1和CLK2设置set false path。这几点处理好了，我觉得应该不会有问题。单比特信息跨时钟域时至少打2拍，多BIT信号不用想，直接上异步FIFO

qiurijian · 发表于 2018-2-1 15:58:08

回复 12# xyzraincold

谢谢您的回复，我也是接触时序约束不久，感觉没有头绪，现在好一些。您的回复非常有用，让我受益匪浅，几天前的帖子，今天看到您的回复，我的理解有了个大的升华。

hungon · 发表于 2018-2-2 20:09:36

看你的截图，是综合以后的工程，这个时候看hold time是没有意义的，因为这个时候还没布线，一般在布线过程中，工具会自己优化hold time，应该在实现完成后，再看hold time。如果综合后的setup time不满足，那布线后也基本满足不了，可以分析下setup不满足的原因，然后修改设计。对于跨时钟的约束，最好约束源到目的时钟的max_delay，max_delay如果约时钟，记得加上-data_path_only选项。如果约每条数据路径，则不需要加。约max_delay的目的是让同步器的两个寄存器尽可能靠在一起，希望对你有帮助

hank_fan · 发表于 2018-2-2 20:53:32

:victory::victory::victory::victory:

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