[求助]Cadence后仿报错，电阻redefined，新人求帮助

长河落日圆

萌新一枚，最近在学习Cadence，PEX跑完了做后仿，结果出现了这样的问题ERROR (SFE-3): "input.scs" 39: The subckt `rnposab_pcell_0' is being redefined. Previously, it was defined in line 29 of `input.scs'. Remove or rename either definition.Warning from spectre during hierarchy flattening.


// Library name: smic18mmrf
// Cell name: rnposab
// View name: schematic
// Inherited view list: spectre cmos_sch schematic veriloga ahdl
subckt rnposab_pcell_0 MINUS PLUS
parameters segL=10u segW=500n
    R0 (PLUS MINUS) rnposab m=1 l=segL w=segW
ends rnposab_pcell_0
// End of subcircuit definition.

// Library name: smic18mmrf
// Cell name: rnposab
// View name: schematic
// Inherited view list: spectre cmos_sch schematic veriloga ahdl
subckt rnposab_pcell_0 MINUS PLUS
parameters segL=10u segW=500n
    R0 (PLUS MINUS) rnposab m=1 l=segL w=segW
ends rnposab_pcell_0
// End of subcircuit definition.

不知道怎么解决，找了一下找不到相类似的问题，希望各位能帮助一下，十分感谢

maomao198477

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ellaisbest

你的网标里同一个cell定义了两次  第29行应该也有一次 。删掉一个  如果两个subckt rnposab_pcell_0 MINUS PLUS 是一样的话

长河落日圆

谢谢楼上，当时是不太清楚在哪删，后来就是找到simulation目录下的那个cell view，里面有个input.scs还是csc，打开编辑，删除就好了。
这么久不想挖坟的，不过在eetop经常看到，有人提了问题没解决，过了一段时间后来有人又遇到在帖子下提问的情况，这问题又太新手了，还是一记洛阳铲

twfly

楼主知道这个问题是什么造成的嘛？我以前有IC615没出现，用IC617就出现了，找不到解决办法。。。

wuxiaotao

可是删除之后，点击run，会重新生成一个input.scs覆盖删除后的，还是会出一样的错，怎么办？

Tsengsink

wuxiaotao 发表于 2022-4-5 23:08
可是删除之后，点击run，会重新生成一个input.scs覆盖删除后的，还是会出一样的错，怎么办？ ...

你好 我也遇到了一样的问题 请问有解决吗？

wuxiaotao

Tsengsink 发表于 2022-6-7 21:47
你好 我也遇到了一样的问题 请问有解决吗？

最后我是重启virtuoso后，重新打开ade，create netlist之后再进行删除操作，之后直接点击run，注意不是netlist and run，就可以了。

米先生

长河落日圆 发表于 2020-6-18 18:15
谢谢楼上，当时是不太清楚在哪删，后来就是找到simulation目录下的那个cell view，里面有个input.scs还是cs ...

谢谢老哥

NUJETyu

强！学习了