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[讨论] layout的二次检查

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发表于 2018-1-2 16:53:40 | 显示全部楼层 |阅读模式

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对已经完成的layout,进行double check的时候,为什么要flatten所有的单元,包括pcell,不是很理解,请大神解释。
发表于 2018-1-2 18:32:40 | 显示全部楼层
各个公司做法不一样,估计你是在.18以上,而且chip 面积不大的电源管理,不然logic chip flatten 会死人的
发表于 2018-1-3 08:49:18 | 显示全部楼层
drc or lvs
 楼主| 发表于 2018-1-3 08:52:11 | 显示全部楼层
回复 3# note30933


    全部flatten做drc和lvs,我不知道为啥要flatten
发表于 2018-1-3 09:00:07 | 显示全部楼层
通常对hierarchical mode作用 , 让输出结果平坦化
 楼主| 发表于 2018-1-3 09:07:48 | 显示全部楼层
回复 5# note30933


    啥意思,没看懂啊
发表于 2018-1-3 09:35:27 | 显示全部楼层
回复 6# Summerzhang


    如果你用hierarchical執行calibre , 輸出也是hierarchical的結果 , 如果用FLATTEN
結果只會是FLATTEN輸出結果
发表于 2018-1-3 09:39:43 | 显示全部楼层
直接Calibre选择flat模式,与版图做flatten是一样
发表于 2018-1-3 10:06:06 | 显示全部楼层
同意樓上的說法
全部 flatten 這樣最接近 光罩 的情形
发表于 2018-1-3 19:35:29 | 显示全部楼层
Interesting
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