边沿触发模块中是否可以到阻塞赋值

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我在李庆华老师所写的《通信IC设计》299页中，见到这样一段代码：

1. always @(posedge clk)begin
   
2. tempa=ina;tempb=inb;tempc=inc;//输入数据缓存
   
3. end
   

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但是把这段代码放到nilint中检查时出现Error：BLOCKING assignment should not be used in an edge triggered block。
请问各位大佬，在ASIC设计中是否可以出现书中所写的这种代码风格？如果可以的话，综合出来的电路会是什么样子的呢？

sdlyyuxi

回复 1# 550503091


    你这个倒是可以综合出来三个reg的，但是如果下面这种，就只有tempc这一个reg了；所以还是不要用阻塞赋值；

1. always @(posedge clk)begin
   
2. 
   
3. tempa=ina;tempb=tempa;tempc=tempb;//输入数据缓存
   
4. 
   
5. end
   

复制代码

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回复 2# sdlyyuxi

1. 代码1 ：always @(posedge clk)begin
   
2. tempa=ina;tempb=inb;tempc=inc;//输入数据缓存
   
3. end
   
4. 代码2：always @(posedge clk)begin
   
5. tempa<=ina;tempb<=inb;tempc<=inc;//输入数据缓存
   
6. end
   

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我试了一下，代码1和代码2用DC综合出来的电路是一样的，DC综合之后的网表仿真出来的时序也是一样的。为什么有时候用非阻塞"<="赋值会延迟一个周期，而这里非阻塞赋值和阻塞赋值却是一样的效果呢？

sdlyyuxi

回复 3# 550503091


    你试一下我上面说的那种，两者综合出来的肯定不一样。