【NVIDIA英伟达】ASIC Physical Design Engineer 招聘

NVHR

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We are now looking for an ASIC PD Engineer.
ASIC Physical Design team 的主要工作内容分为两大部分，芯片物理整合和时序分析及其修正。
这个工作有两个突出的特点：
1. 接触面广。 有机会接触了解到从前端设计到后端流片的各个环节。
2. 有专长的知识，物理整合和时序分析需要对综合，网表质量检查，形式验证，芯片整体的物理需求有深入的了解。同时对静态时序分析，时钟结构的调整和优化，功耗的优化有深入的了解。NVIDIA的芯片规模大，工艺先进。这给我们的工作带来了极大的挑战。对个人来说也有机会学习到最领先的芯片设计知识和方法。
作为ASIC PD的成员，我们和IP设计团队，DFT团队，PR团队，Library团队通力合作完成从RTL freeze到tape out的芯片实现。高品质按计划完成芯片网表的release，constraint的release，各模式各层次各corner的时序分析修复以及sign off是工作的重点。同时对流程的优化和改进，对新工艺的研究和使用是另外一个核心内容。在这个团队里，我们会面临最有挑战的芯片设计问题，技术能力，交流沟通能力，以及团队合作解决复杂问题的能力都能得到充分的发挥和提高。
不同于其他的海外团队，Shanghai ASIC PD 团队是全球团队中的核心成员。已经独立完成了多块芯片的物理整合和时序分析。技术水平在全球团队中处于领先地位。

What you'll be doing

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Chip integration and netlist generation

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Synthesis

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Netlist quality check

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Formal Verification

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Constraints creation and validation, timing budget.

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Co-work with PR engineers to implement chip partition and floorplan

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Work in conjunction with RR engineers to achieve timing closure for bothpartition and full chip level

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Achieve special timing closure, such as io, test, clock etc.

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Function eco creation

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Develop and enhance entire timing closure flow from frontend(pre-layout) to backend (post-layout)

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Flow automation development

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Methodology in any of above areas.

What we need to see

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BSEE, MSEE is preferred

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Project experience in IC design implementation

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Courses taken in circuit design, digital design

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Hand-on experience in EDA software from Synopsys (DC/PT/Formality),Cadence (LEC) is preferred

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Ways to stand out from the crowd:

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Proficient user of Perl or TCL is preferred

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Excellent English communicationskill