如何用UVM搭建最简单的验证环境？

iNostory · 发表于 2017-12-9 10:05:25

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我是UVM未入门的菜鸟，看sv和uvm半个月了。感觉还是搞不懂uvm验证环境应该具有哪些基本的组件？请问论坛的大牛们，如何给最简单的4位加法器搭建最简单的uvm验证环境？

lxl123456 · 发表于 2017-12-12 19:55:33

回复 1# iNostory

搞不懂uvm验证环境应该具有哪些基本的组件？那就多学习呗，基础都不会，就想搭平台了

iNostory · 发表于 2017-12-13 15:24:26

回复 2# lxl123456

不正在学嘛。。。

851018986 · 发表于 2017-12-14 09:04:22

回复 3# iNostory

看一下张强写的Uvm实战，里面就是给你拿简单的程序举例子

churchmice · 发表于 2017-12-14 09:52:01

组件分两类
1）uvm_component,在仿真过程中可以认为是静态的
2) 动态的，uvm_sequence,你要理解uvm_sequence最终是怎么将uvm_sequence_item通过uvm_sequencer发送到uvm_driver,然后response又是怎么回到uvm_sequence里面的
3)RAL，这部分的话你知道怎么调用就可以了，比如为什么需要reg2bus和bus2reg
4) TLM,知道analysis_fifo,port,export什么意思，怎么连
5) resource db的话看看uvm_config_db,知道怎么在不同的地方传递
6) phasing,知道哪几个phase,然后phase之间如何同步

ChuanLbs · 发表于 2017-12-14 11:40:25

我来教你

iNostory · 发表于 2017-12-14 11:44:14

回复 6# ChuanLbs

好啊

iNostory · 发表于 2017-12-14 12:10:40

回复 5# churchmice

太谢谢了

e_epsh · 发表于 2017-12-14 14:11:27

回复 8# ChuanLbs

想默默的点赞，可是没有这个功能

GOOD

edana · 发表于 2017-12-14 15:28:02

多看书，看看视频学习

[讨论] 如何用UVM搭建最简单的验证环境？

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