大家遇到过这样的问题吗？vhdl 例化出问题了，但是明明。。。

qiurijian

我上午发的帖子，就在这个里头，然后有贴图，然后过了半个月，论坛还在进行审核，这是为什么，给我个管理员的联系方式，我问一下到底是怎么回事。

江山无限辉

not后面应该加个下横线才可以呀

qiurijian

回复 12# 江山无限辉

首先谢谢您的回答，看到您的名字就感到很亲切，感觉就是老朋友了。
not后面加下划线，我不太明白您的意思，在这里not是起到一个非门的作用，就是要达到图示的效果。加个下横线就不是非门了吧。

gaurson

呵呵，首先，老兄还需要修身养性一下，论坛本来就不是及时聊天的工具，审核也是不得已采取的措施，管理员后面也有很多双眼睛盯着，我觉得不是管理员能够做主的，稍安勿躁；其次，针对问题，老兄自己翻一下VHDL的语法书，也许十分钟就解决了。还是需要耐心，不可急躁呀，作为工程师。

qiurijian

回复 14# gaurson

是呀，太暴躁了，压力太大。

yuanhang54

审核很费时间

qiurijian

回复 16# yuanhang54
恩，一般很少会有人在技术论坛上进行捣乱的。。
有一个小窍门，只要输入的字少，就容易通过，就不用审核，我老是发图，所以老是审核我。

qiurijian

这个问题已经解决了。提问的状态可以改成已解决吗？
为了回报大家的关注：我把这个问题重新理一遍，并阐述我的思考。
大家都看了我的贴图了。

模块1的输出扇出两个信号，假设模块1的输出端口为ut_1;
                                         模块2的输入端口为：in_2;
                                         模块3的输入端口为：in_3;
要实现我的图示的连线，例化如下：
wire out_1_line;
module 1(
.out_1(out_1_line)
);

module 2(
.in_2(out_1_line)
);

module 2(
.in_3(！out_1_line)
);

在verilog中这么做是没有问题的，相信大家都这样写过。vhdl的话，老版本的vivado也可以这样写，但是新版本是不可以这样的。module 2的写法是错误的，新版本怎么退步了，不简洁了（vhdl是错误的，verilog不清楚能不能这样写），这是我的愤怒。但是仔细一看，新版本只是更严谨了。
因为非门是组合逻辑，时序电路中应该避免。
解决的方法就是把图示的非门也写成一个模块，我的建议是非门的动作也放在时钟之下。但是这样，非门也写成一个模块，真是复杂了呢。写到这里我又想听听大家的理解。