大家遇到过这样的问题吗？vhdl 例化出问题了，但是明明。。。

qiurijian

fifo_tx_gt0 : fifo_generator_0
     port map(
     din         => di_txfifo,
     rd_clk      => txusrclk,
     rd_en       => re_txfifo_gt0,
     rst         => not gt0_txfsmresetdone_i,
     valid       => valid_txfifo_gt0);
.......
其中红色部分系统（vivado）画了个下划线说:actual for formal port rst is neighter a static name or gloablly static expression
去掉not之后红线消失。所以问一下到底是怎么回事？

qiurijian

http://china.xilinx.com/support/answers/62513.html
搜索了半天了，没有解决方法。简单的解释一下上面的代码，就是说从一个例化模块的输出端口引出一条线，这条线给到两个输入口，这两个输入口属于不同的模块，但其中的一个输入口需要的是这条线的非信号，也就是需要加上一个not，因此出错了，去掉not就正确，真是蛋疼死了，都没法改，一直用verilog，今天给看的程序是vhdl，真是泪，真矫情，应该怎么改？

qiurijian

我服，我真的服，这个论坛发个贴，就要审核，就要审核，真是无语了，真是无语了。

qiurijian

http://china.xilinx.com/support/answers/62513.html
解释一下：

就是上图的例化方式，贴的代码是三号模块。去掉非门（not）就是对的，但是加上就是错的，但是not是功能必须的，所以这个经典的问题应该怎么解决？

qiurijian

审核，审核，我也是醉了。

qiurijian

多输入几个字就审核，这到底是为什么？

qiurijian

还没有审核完？

qiurijian

[img][/img]

qiurijian

[img][/img]

qiurijian

审核要花至少一天的时间，真是气死我了，好气。问题解决了，不能加非门，我的方法是把非门写成一个模块，然后例化，这是我想的办法，还是可行的，就是感觉多此一举。