fpga内部时钟输出管脚

hrychris · 发表于 2017-9-28 10:10:08

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对于FPGA来说，热河关键都应该可以设置成时钟的输入输出管脚。但是，对于时钟输入来说，最好选用如图所示的管脚。我疑惑的是对于内部PLL时钟的输出，是否选择这些管脚是比较好的选择？？ QQ截图20170928101043.png

kkforyou · 发表于 2017-9-28 13:35:27

回复 1# hrychris

专用时钟输入管脚

hrychris · 发表于 2017-9-28 15:41:26

回复 2# kkforyou

有专门用于时钟输出管脚吗？

ddxx · 发表于 2017-9-29 09:42:07

回复 1# hrychris

如果要用到PLL倍频外部时钟信号，最好不要接到_n引脚上，Altera的fpga一般是不支持_n引脚直接连pll的。

hrychris · 发表于 2017-9-29 16:54:23

回复 4# ddxx
好的。谢谢，我等下修改下。

这个是别人画的图，他的DDR2的时钟接在了DIFFIO上，不是接PLL_CLKOUT（PLL时钟的差分输出）这对差分会比较好吗？这两个有什么区别？

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