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楼主: cisse

[help]bandgap的layout

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发表于 2008-10-13 00:04:56 | 显示全部楼层
在电路仿真时,选择的是什么样的bjt应该是已经定了吧?不知你是什么工艺,标准工艺里应该有lpnp和vpnp,但设计bandgap中一般用vpnp(有1*1、2*2、5*5等),就是由衬底、nwell和pmos的源或漏形成的bjt,发射级就是pmos的源或漏区域。一般情况下,nwell和sub连在一起至地。
如果比例是8:1,一般画法是用8个围着中间一个,上面有网友已经说过
关于Nwell要不要连起来,个人觉得连起来应该没有大碍(没试过),因为影响性能的是集电极电路,而且所有nwell都在地电位上,平时直接调用pcell,只是用metal把nwell和sub连在一起。
搜一搜论坛上关于bandgap的帖子不少,可以看看
请大家批评指正
发表于 2008-10-13 14:37:45 | 显示全部楼层
3X3, dummy added to form 4x4.
发表于 2008-10-15 17:14:09 | 显示全部楼层


原帖由 standup 于 2008-10-13 00:04 发表
在电路仿真时,选择的是什么样的bjt应该是已经定了吧?不知你是什么工艺,标准工艺里应该有lpnp和vpnp,但设计bandgap中一般用vpnp(有1*1、2*2、5*5等),就是由衬底、nwell和pmos的源或漏形成的bjt,发射级就是pmo ...


建议还是吧n_well连接起来,在13工艺一下关系还是比较大的
发表于 2009-5-13 20:11:07 | 显示全部楼层
谢谢了
发表于 2009-5-18 00:23:42 | 显示全部楼层
支持楼上的兄弟,但是要注意匹配设计,特别是运放的输入管采用共质心设计,还要加入一些陪元件(dummy).请教大家bandgap layout中的电阻怎么匹配设计?
发表于 2009-5-18 11:50:40 | 显示全部楼层


原帖由 cisse 于 2007-6-25 11:40 发表
自己在做bandgap,在layout中遇到了几个问题。
1:CMOS工艺中PNP我选了1:8为了匹配,用哪种PNP?一般的?那种垂直的可以吗?那8个要N-well画在一起吗?怎样布线算好?
2:怎么画电阻的ratio才能精确?



Just do 3x3!
发表于 2019-6-25 12:57:43 | 显示全部楼层


mark_lhm 发表于 2008-10-15 17:14
建议还是吧n_well连接起来,在13工艺一下关系还是比较大的


差别大在哪里?

发表于 2022-1-14 14:34:04 | 显示全部楼层
本帖最后由 蓝天高高 于 2022-1-14 14:41 编辑


cisse 发表于 2007-6-26 13:19
我也是刚刚开始画,差分输入PMOS最好common centroid,但是宽长比又太大,现在我把每个管子8等分,请问怎么 ...


我们就是AABB匹配,碰到八个管子的就是AABBBBAA,不太理解为啥不用ABBAABBA,又不好问
发表于 2022-1-14 14:37:38 | 显示全部楼层


juhao0122 发表于 2009-5-18 00:23
支持楼上的兄弟,但是要注意匹配设计,特别是运放的输入管采用共质心设计,还要加入一些陪元件(dummy).请教 ...


之前用的是ABAB匹配,后来leader让改成ABBA匹配
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