[求助]如何用verilog在fpga中实现精确延时

yoyo1234 · 发表于 2007-6-29 13:24:28

采用FPGA内部PLL对时钟倍频，根据你的延时精度，选择倍频系数，用PLL的输出时钟采样输入信号

maple7009 · 发表于 2008-11-25 10:39:36

学习了~~~~~

eestone · 发表于 2008-11-25 13:52:51

不要寄希望于普通的组合逻辑来延迟。

倍频是不错的选择，或者你看你的库中是否有延迟线之类的IP。
但是无论如何，上千种不同的延时要求还是挺奇怪以及难以实现的吧？

samkid · 发表于 2008-11-25 22:29:27

学习了。。。。。谢谢。。。。。。。。。

jay2 · 发表于 2008-12-3 16:27:48

学习了

wuyiduan · 发表于 2009-6-23 11:21:11

1000多个延时？
我靠
还是不同的？
在同一个always里海好做
要不在同一个那就麻烦了

dean9715 · 发表于 2009-6-24 14:25:31

和你的时钟有关系

shetianlang · 发表于 2009-6-24 14:43:18

应该只有PLL（DCM）能搞规定了

kuangjianghua · 发表于 2009-7-2 17:11:19

PLL倍频加N个D触发器同步可得

samoer28 · 发表于 2009-7-2 20:06:14

逻辑单元延迟不确定

不好说