[求助]如何用verilog在fpga中实现精确延时

zhouquan2006

做的东西要实现各种不同的精确延时   最小的小于时钟周期    不知道用什么实现比较好啊    求高手指点

zhouquan2006

很急啊   请高手帮忙

zhouquan2006

就没高手愿意指点一下吗

zhouquan2006

...............................................
还是没人愿意帮忙

jinghang

FPGA里确实个别的有一些延迟元件，还可以用逻辑元件或布线来实现延迟，但是都不能用于实现精确的延迟，因为它们的延迟特性随温度的变化而变化。

一个代替的做法可能能行：
利用Altera的PLL生成相位不同的时钟，最后固定输出的FF在IOB当中。
因为Altera的PLL可以生成任意相位的时钟，实现精确的延迟，把输出FF固定在IOB当中是为了消除FF到管腿的延时不确定性。
这种方法在时钟高速时会带来很多时序问题吧。

zhouquan2006

谢谢楼上的兄弟，可我程序要求是一千多种不同的延时，基本上这个程序就是干这个的   也可以说是隔一个时间段输出一个特定的数据  每个时间段都不一样   有一千多个  晕死了

jinghang

原帖由 zhouquan2006 于 2007-6-25 22:38 发表
谢谢楼上的兄弟，可我程序要求是一千多种不同的延时，基本上这个程序就是干这个的   也可以说是隔一个时间段输出一个特定的数据  每个时间段都不一样   有一千多个  晕死了

哈？那就给你想个虽然不是十分精确，但是可以解决个数的办法。
比如把输入的时钟增频50倍，这就可以得到输入时钟50分之一的时间为单位的所有延迟了。
PLL有3到5个时钟输出，搞好了应该能对付那一千多个延迟。一个时钟以上的延迟用FF之后再用增频时钟数数。

zhouquan2006

原帖由 jinghang 于 2007-6-26 00:01 发表


哈？那就给你想个虽然不是十分精确，但是可以解决个数的办法。
比如把输入的时钟增频50倍，这就可以得到输入时钟50分之一的时间为单位的所有延迟了。
PLL有3到5个时钟输出，搞好了应该能对付那一千多个延 ...

哈哈  可以试试   谢谢哥们了

yoyo1234

采用更高的时钟，对信号进行采样

zhouquan2006

成本所限    用20m的晶振     有没有比较好的解决方法