critical path都是因为连线延时占到路径延时的80％，怎么改善？？？

jinghang

原帖由 liuwanghao 于 2007-6-21 17:23 发表
memory块中的FF已经用了。

我在memory的入口和出口处各FF了一拍，非但没有改善，反而恶化了：（

如果memory输出FF到下一个FF之间的组合电路不是很大的话，可能是下一个FF被约束到很远的地方了。可以考虑在memory的输出FF到下一个FF之间插入FF,或者简单地在memory的输出FF之后再加一个FF,因为memory的输出FF是固定位置的。

cx2005

看看布局图 是否两个模块之间相隔太远

  另： 在逻辑延时 占主要作用是，可采用添加寄存器 分散组合逻辑 来改善 时序，
           不是随便添加 寄存器都能改善时序的

liuwanghao

从布局布线的图上看,是离得比较远,如果不能通过加寄存器打拍来改善的话,那只能通过约束来加以改善了,是这样吧？？

jinghang

原帖由 liuwanghao 于 2007-7-2 08:28 发表
从布局布线的图上看,是离得比较远,如果不能通过加寄存器打拍来改善的话,那只能通过约束来加以改善了,是这样吧？？

是加FF还是修改约束条件还要看具体设计来决定比较好。
假如你的布局布线离得比较远的原因是为了保证输出端口的延迟，那还是加FF比较好吧。强加约束条件，或改变布局会导致输出特性恶化。
布局布线离得远是因为你的memory输出FF位置是固定在RAM模块的输出位置，没有起上作用吧。

yangyang.yu

碰到过类似情况。不过我当时是一个信号组合逻辑输出，从A模块到B又回到了A。同时A和B模块又被约束在了两个相距很远的模块内。
是一个同步fifo的状态信号，忘记后来怎么改的了。不是改了结构就是把fifo全部挪到B模块去了。

如果没有面积约束的话，60%的资源消耗应该不会这么夸张。
ps：ram利用率多少？

liuwanghao

我用的是ALTERA的片子，Memory bit 利用率不到20%，Memory块利用可能有浪费

yinchyang

赫赫，怪我愚钝，从标题上没有看出来是fpga还是ic 的layout,
如果是ic, 更有可能是floorplay的原因造成的，只有多开几块地，让金属线的路上有放cell的地方。
如果是fpga,还是先查一下constraint，不排除设错了。