如何综合生成输入的上拉电阻和输出的OBUFT？

xyx_xt · 发表于 2017-9-8 15:44:10

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请问，verilog如何写代码，可以综合成网表后，指定的输入引脚生成上拉电阻，输出引脚生成OBUT，然后下载到FPGA验证功能？谢谢！

杰克淡定 · 发表于 2017-9-8 16:10:33

上下拉电阻都可以直接综合生成的话，模拟IC设计就要失业啦。PAD部分在IC里面属于模拟电路设计，再由layout画出来的。如果你是用在FPGA上，可以调用FPGA里的PAD单元，不过貌似FPGA自带PAD的都不会含有上下拉电阻，自己在PIN上焊接吧。

xyx_xt · 发表于 2017-9-8 16:13:52

回复 2# 杰克淡定

那如何综合生成输出的OBUFT呢？

everhappy · 发表于 2017-9-9 19:47:30

NET "key" LOC=P83 |IOSTANDARD = LVCMOS33 |pullup;
ucf可以定义。怎么通过verilog写，还不太清楚：）

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