如何将一部分是电路图，一部分是netlist的电路导出一个cdl

layout7

Hi, 各位大神     我用cadence virtuoso搭建电路。 电路中有个一个模块是别人提供的一份netlist（称为模块A吧）， 如何能够在导网表时可以把模块A的netlist 自动调用进来？
     我创建一个symbol的view,  端口与模块A的netlist对应，同时创建一个cdl的view, 把模块A的netlist拷贝进去，但是这样好像不行，仍然导不出来一个完整的netlist。
      现在只能是创建一个空的schemtic ， symbol，导出网表后，手动修改，include 模块A的netlist , 不过感觉这样有点麻烦

layout7

anyone can help

peterlin2010

Hi, 各位大神     我用cadence virtuoso搭建电路。 电路中有个一个模块是别人提供的一份netlist（称为模块A ...
layout7 发表于 2017-7-21 15:58

                               
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    如果 spice 可以使用 CDL in ..
但 symbol 要能找到 ..

如果 gate 使用 verilog-in (synthesis 过)

但是都合作 为何对方不给你 schematic ?  还是从别地方拿来??

u5710587

電路會很大嗎 不會的話 你就重建schematic就好了 如果很大的話就不知道了

jiaoda

先建立一个空symbol跟已经有的netlist对应上，然后跟schematic连接起来，然后导出cdl，并且在该文件上添加include。