关于DDR3乒乓操作

glace12123

接着上面说，你之前描述的乒乓系统，不可靠性有2点。1、你是的乒乓系统是用2个以上的时钟去控制切换，这样如果跨时钟域或者逻辑没有思考周全，会导致系统混乱，应该用第三个固定的时钟去做乒乓写入以及读出的切换操作，第三个固定时钟和2个DDR时钟用fifo或者ram隔开，这样的系统简单，可靠；
2、你的乒乓写端只传递了1个切换信号到读端，整个乒乓操作完全依赖于初始状态，而2边是独立切换DDR3通道，一但混乱，无法恢复，你应该做成读端跟随写端，在写端向某个DDR片子写入足够数据后吗，传递2个信息，第一个是写入完成信息（1bit脉冲），第二是写入的DDR片子信息（比如c0是1，c1是0），读端收到写端传递来的信息后，根据DDR片子信息，去选择从对应的c0或c1读取数据，这样的乒乓系统不依赖于任何初始状态，就算出错，在下一条写入信息传递到后就可以正常恢复，安全可靠。

怒放的_生命

这两个c0_ui_Clk和c1_ui_clk是有相位差的，可以理解为不同的时钟，如果需要从c0的写切换到c1的读，涉及到了异步时钟数据切换问题，逻辑上设计要分开做，通过一个中间信号来引导。比如说用c0为主状态机来引导c1从状态机

zy12345

回复 1# bjh552125624


   楼主最后解决了吗，遇到同样的问题，2个用户时钟有相位差，没法一起控制

liubendan

   

冲出藩篱 发表于 2017-7-21 09:45
回复 7# bjh552125624
我看了下xilinx的IP的例化，7 series是不支持ping-pong phy的设置的。
而且你使用p ...

你好 请问如何进行Multy-Controller操作呀。在生成MIG_7series时，选择2路控制时，按照一路时配置DDR3，一点Generate就闪退

murphy522

没明白 DDR 的乒乓意义，  现在一般都是 同时 8进 同时 8出。 各个接口有FIFO缓存。接口带宽之内都是实时读写

liubendan

   

glace12123 发表于 2017-9-16 20:09
首先，你的乒乓系统时钟一定是唯一一个pp_clk，而2个DDR缓存逻辑，一定是要具备独立的输入和输出FIFO，换句 ...

请问如何将一块ddr，做成两个缓存逻辑呀？  在使用vivado时，不会生成这样的ip

liubendan

   

murphy522 发表于 2021-1-16 17:43
没明白 DDR 的乒乓意义，  现在一般都是 同时 8进 同时 8出。 各个接口有FIFO缓存。接口带宽之内都是实时读 ...

你好，可以帮助我一下嘛？     最近一直在研究ddr乒乓操作    如何将一块ddr分开两组乒乓操作呀，在生成ddr时 不知道怎么设置