route 与 cell coupling capacitance 的问题

yaway · 发表于 2017-7-11 21:30:11

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有两个问题想讨教下大家：

1. 在已经timing closure meet 的情况下，用DCAP cell替换原来的部分core filler cell后，发现timing有微小的跳起，论坛内搜索了一下，说是因为DCAP和其上面的走线之间有耦合电容产生，导致C值发生变化影响了timing。
请问，这个观点是正确的吗？

2. 假设1的结论成立的话，时钟线是高频信号线，其肯定会与底层的cell发生coupling capacitance！
在排除绕线拥挤线与线之间的噪声影响等其他因素，只考虑时钟线和底层cell的耦合电容的情况下，时钟线走M2和M3与cell所产生的耦合电容，是不是就一定比走M5和M4所产生的耦合电容大呢？换句话说在刚才假设的情况下，clock 线走高层是对timing更有利的呢？

烦请各位指点迷津，非常感谢！

yaway · 发表于 2017-7-12 15:12:32

自己顶一下

Aprilw · 发表于 2017-7-12 15:38:04

围观

yaway · 发表于 2017-7-12 22:06:33

求大神啊

yaway · 发表于 2017-7-14 16:12:52

求围观，请大神

yaway · 发表于 2017-7-17 20:32:26

继续灌水，求指教

hdch121212 · 发表于 2017-7-18 15:24:46

如果时序前后WNS差距在5ps以内可以认为计算误差，差距较大可以清楚是数据延迟变化大还是时钟变化大，我认为时钟高层走线，因为这种边缘电容变化造成的影响应该几乎没有。可以考虑不替换DECAP单元，重新插入dummy metal，重新STA分析，时序变化怎样，也有可能是因为更换dummy metal造成的时序变化。

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